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verilog

  • 创建者: mcu
  • 创建时间: 2008-08-18 13:49:39
  • 总信息数: 7

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日志(7)

  • 用verilog设计串口发送模块

    mcu 发表于 2008-08-18 14:25:50

    学单片机时是从串口开始的，学FPGA仍旧从串口开始，谁让它是最简单的呢？串口发送模块对外接口为： (下面给出的仅为1启动位，8个数据位，1个停止位，无奇偶校验)          &nbs...

  • Verilog实现N倍奇数分频器

    mcu 发表于 2008-08-18 14:05:54

    module N_bit_odd_divider (  input   i_clk,  input   rst_n,  output  o_clk); parameter N = N_bit_odd; // 设置奇数(除1外)倍分频      // bit_of...

  • Verilog实现N倍偶数分频器

    mcu 发表于 2008-08-18 14:04:56

    module N_bit_even_divider (  input       i_clk,  input       rst_n,  output reg  o_clk); parameter N = N_bit_even; // bi...

  • Verilog如何实现七段数码管的译码

    mcu 发表于 2008-08-18 14:03:57

    1. 七段数码管的lookup tablemodule SEG7_LUT (  input [3:0] iDIG,  output reg [6:0] oSEG); always@(iDIG) begin  case(iDIG)    4'h1: SEG = 7'b1111001;  // ---t---- ...

  • MOS开关在Verilog中的描述

    mcu 发表于 2008-08-18 14:02:57

    一. MOS开关1. NMOS 源极(d)接Gnd一般情况下，可认为晶体管受栅极(g)电平VG的控制(control).1). VG=H，源极(s)与漏极(d)接通;2). VG=L，源极(s)与漏极(d)断开.源极(s)与漏极(d)接通, 则漏极(d)被下拉到Gnd.2. PMOS 源极(d)...

  • Motorala推荐的Verilog代码规范-中文

    mcu 发表于 2008-08-18 13:59:26

    一. 文件命名 规则 1: 每个文件中只包含一个设计单元理由: 便于修正. 规则 2: 文件命名协定<设计单元名称>.<扩展名>理由: 便于理解设计单元constructs及文件内容.如: spooler.v    // sp...

  • verilog键盘扫描程序之debug

    mcu 发表于 2008-08-18 13:48:45

    　　仿真说明：由于20ms检测一次按键值对于仿真来说太长了，所以只假定16个主时钟周期就做一次检测（也就是cnt[3]的下降沿锁存键值）。图1，sw1_n被按下（拉底）大约5个时钟周期（<16）,而此时与其相应的led_d5却改变状态了。说明的...